verilog書く人

自称ASIC設計者です。どなたかkaggle一緒に出ましょう。

pyverilog_toolboxをpipにうpるまでの熱い戦い&トラブル時のための備忘録

というわけで、pyveriog_toolboxをpip経由でラクチンインストールするための準備を整えた。 なんかpyverilogもいつのまにか(前から?)pipに対応していたので、私も時代に追いつくべく。 もちろんpipアップロードは初体験です。 基本的に参考にしたのは &…

コードクローンファインダー for verilog

コードクローン(Code Clone) (上記サイトより引用) コードクローンとは コードクローンとはソースコード中での類似または一致した部分を表します. コードクローンは,「コピーとペースト」によるプログラミングや,意図的に同一処理を繰り返して書くことに…

Pyverilog_toolboxの紹介

拙作、Pyverilog_toolboxについて紹介してみる。 Pyverilog_toolboxはPyverilogの構文解析機能を用いて、verilogによるデジタル設計/検証を助けるツールとして開発を行いました。 現在実装されている機能は、組み合わせ回路ループファインダー、コードクロー…

Pyverilogの紹介

verilogで設計をしてる時に、回路の構造をプログラム的に処理することにより、 何か悪い構造などをサーチしたいときがある。 そんなとき、私が頼りにしているのがPyverilogだ。 Verilog HDLのデザイン解析・コード生成のためのPythonベースのオープンソース…