verilog書く人

自称ASIC設計者です。どなたかkaggle一緒に出ましょう。

2015-05-23から1日間の記事一覧

Pyverilog_toolboxの紹介

拙作、Pyverilog_toolboxについて紹介してみる。 Pyverilog_toolboxはPyverilogの構文解析機能を用いて、verilogによるデジタル設計/検証を助けるツールとして開発を行いました。 現在実装されている機能は、組み合わせ回路ループファインダー、コードクロー…