verilog書く人

自称ASIC設計者です。どなたかkaggle一緒に出ましょう。

2015-07-01から1ヶ月間の記事一覧

雑記:IDE使用時にPythonで標準出力をリダイレクトした時のちょっとしたトラブルシューティング

Pythonでは標準出力(いわゆるprint関数の中に入れると文字がコンソールに出ちゃう奴)の出力先をファイルに変える(=リダイレクトする)のも簡単だ。 <a href="http://d.hatena.ne.jp/FGtatsuro/20110120/1295540221" data-…

Veriloggenを使ってみた、そしてVerilogメタプログラミングの新地平を見た

以前から気になっていたshtaxxx氏作Veriloggenを実際に使ってみた。 これは…熱い! <a href="https://github.com/shtaxxx/veriloggen" data-mce-href="https://github.com/shtaxxx/veriloggen">shtaxxx/veriloggen</a>

verilog向けコードメトリクス算出機能をリリース

pyverilog_toolboxにverilog向けコードメトリクス算出機能をリリースしました。 <a href="https://github.com/fukatani/Pyverilog_toolbox/blob/master/pyverilog_toolbox/docs/metrics.md" data-mce-href="https://github.com/fukatani/Pyverilog_toolbox/blob/master/pyverilog_toolbox/docs/metrics.md">fukatani/Pyverilog_toolbox</a> モジュール/ファン…

pyverilog_toolboxをpipにうpるまでの熱い戦い&トラブル時のための備忘録

というわけで、pyveriog_toolboxをpip経由でラクチンインストールするための準備を整えた。 なんかpyverilogもいつのまにか(前から?)pipに対応していたので、私も時代に追いつくべく。 もちろんpipアップロードは初体験です。 基本的に参考にしたのは &amp;…