verilogで設計をしてる時に、回路の構造をプログラム的に処理することにより、 何か悪い構造などをサーチしたいときがある。 そんなとき、私が頼りにしているのがPyverilogだ。 Verilog HDLのデザイン解析・コード生成のためのPythonベースのオープンソース…